Une coentreprise entre Intel, AMD, Microsoft, Meta, Google, Qualcomm, Samsung, TSMC, ASE et d'autres sociétésAlliance industrielle UCIe, annoncé plus tôtNouvelle version UCIe 3.0La spécification standard d'interconnexion à puce ouverte augmente la vitesse de bande passante de transmission des 32 GT/s précédents à 48 GT/s et 64 GT/s, répondant ainsi davantage aux exigences de transmission de données à haut débit et à faible latence de l'architecture de puces hautes performances de nouvelle génération pour l'IA, le HPC, etc.
Par rapport à la proposition d’août de l’année dernièreSpécification UCIe version 2.0En plus d'améliorer les performances de la bande passante, UCIe 3.0 maintient la compatibilité descendante et introduit plusieurs conceptions d'architecture et d'amélioration des fonctions.
Cela inclut un mécanisme amélioré prenant en charge le recalibrage à la volée, permettant des ajustements de connexion écoénergétiques sans réinitialisation et améliorant l'efficacité globale du système. Le nouveau canal de bord s'étend jusqu'à 100 mm, offrant une plus large gamme de topologies SiP (système en boîtier).
En termes de technologie de transmission, UCIe 3.0 améliore l'interopérabilité des données entre les puces et les composants tels que les SoC et les DSP grâce au mappage continu des protocoles de transmission et à la prise en charge du mode brut. Il permet également le téléchargement anticipé du firmware grâce au processus standardisé MTP (Multi-Tile Programming), simplifiant ainsi efficacement la phase de développement.
Pour les applications informatiques sensibles au temps, UCIe 3.0 introduit un mécanisme de paquets prioritaires en bande latérale afin de garantir la transmission instantanée et avec une faible latence des événements système critiques. Parallèlement, grâce à des conceptions de limitation rapide et d'arrêt d'urgence, il prend en charge les notifications système en temps réel via des E/S à drain ouvert (OD), garantissant ainsi stabilité et sécurité.
Depuis sa création en 2022, l'UCIe Industry Alliance a mis l'accent sur la création d'une architecture d'interconnexion de puces ouverte, standardisée et flexible basée sur des technologies générales telles que PCIe et CXL, qui aideront la conception des semi-conducteurs à évoluer des puces individuelles traditionnelles vers une technologie modulaire et basée sur des puces.
La publication de la spécification de conception UCIe 3.0 devrait favoriser davantage l'innovation et la mise en œuvre du calcul haute performance, de l'intelligence artificielle et des technologies d'emballage avancées dans l'industrie de la conception de puces.
